随着技术的进步，处理器和其他高速数字组件（如 CPU、GPU、ASIC 和 FPGA）需要慢慢的升高的功率，这在某种程度上预示着稳压器需要能够动态地向负载提供电流。较低的电压要求、高电流和更快的瞬变以及更严格的电压窗口导致更强调将电流传输到处理器的 PCB 走线的性能。

  稳压器和负载之间的输电网络（PDN） 极大地影响了稳压器的电流源能力。PDN 是无源元件（通常是电容器）和将稳压器输出连接到负载输入的路由（金属层和过孔）的组合。它可以由寄生电阻、电容和电感元件的电路表示。

  与传统稳压器相比，（IVR） 可放置在更靠近处理器的位置，从而简化 PDN 并允许更多快速响应动态负载要求的能力。IVR 使用户能将稳压器放置在处理器下方，从而简化 PDN 并减少走线电阻的功率损耗。

  垂直供电提高了负载的供电性能。它还允许更少的 PCB 层数和 PCB 顶部为其他元件提供更多空间，以此来降低了 PCB 的复杂性。IVR 的主要不同之处在于，它们将输入和输出电容器集成到芯片中，以进一步减少 PCB 上的元件数量。高频开关增加了带宽，并进一步减少了对输出电容器的需求。此外，它还提高了负载瞬态性能，并允许更平坦的输出阻抗曲线。

  在 CPU、GPU 和 FPGA 等现代高性能应用中，在满足其功耗要求的同时为负载供电的能力慢慢的变重要。正确的 PCB 设计也是如此，以确保能够完全满足负载的功率要求。

  稳压器和负载之间的 PDN 对稳压器的源电流能力有很大影响。PDN 由用于将稳压器输出连接到 SoC 负载的电容器、PCB 走线. 传统稳压器和 SoC 负载之间的 PDN 示例。

  PDN 的寄生电阻增加了电源电路的功率损耗，以此来降低了系统效率，并导致稳压器和负载之间的电压降。较大的寄生电阻要求稳压器调节更高的输出电压，以满足负载的电压要求。这会导致更大的功率损耗;因此，必须最小化 PDN 中的寄生电阻。PDN 中较大的电感会阻止稳压器提供高频负载瞬变。

  保持较小的 ZPDN还允许用户将其稳压器的输出电压编程为较低的值，从而节省系统功耗。通过仔细设计 PCB，能够更好的降低 ZPDN。PCB 走线的阻抗与其寄生电感成正比，与其寄生电容成反比。

  为了降低 PDN 阻抗，稳压器的输出端常常要一个大型电容器组，并在 SoC 下方安装去耦电容器。电容器组增加的电容增加了上述方程的分母，以此来降低了整体阻抗。SoC 下方的电容器组要求将稳压器放置在 SoC 的侧面，这在某种程度上预示着电流必须横向移动，从而增加寄生电感和电阻（图 2）。

  稳压器的输出阻抗可以用一个与电感器串联的电阻器来表示。电阻器代表输出负载调整率。电感代表稳压器的带宽，因此代表稳压器对瞬态负载条件的响应能力。通常，等效电感比功率级电感低大约一个数量级，功率级电感是依据电路的开关频率、输入电压、输出电压和所需的电感电流纹波来选择的。图 3显示了标准 DC-DC 降压转换器的输出阻抗。

  电容器可用于补偿稳压器的等效电感，从而在较宽的频率范围内产生平坦的阻抗。

  开关频率为 1 MHz 的标准稳压器的带宽为 100 kHz，瞬态响应时间为 1 μs。使用这个控制环路带宽和以上描述的目标 PDN 阻抗，我们传统稳压器的输出电感必须为：

  工作频率为 1 MHz 且主电感器为 200 至 500 nH 的标准开关稳压器是实现此输出电感的合适选择。为了补偿稳压器的输出电感以尽可能保持阻抗平坦，一定要使用电感较低 （ESL） 的电容器，其中电容为 C1 C2 C3，ESLC1 ESLC2 ESLC3。

  陶瓷电容器的 ESL 通常与其外壳尺寸成正比。选不一样外壳尺寸的多个不同电容器，使工程师能够在更宽的频率范围内创建平坦的阻抗。本示例使用一个 180 μF 大容量电容器、2 个 100 μF 0805 陶瓷电容器、2 个 47 μF 0603 陶瓷电容器、1 个 10 μF 0402 陶瓷电容器、2 个 2.2 μF 0402 陶瓷电容器、1 个 1.0 μF 0201 陶瓷电容器和 3 个 EC1001 200 nF 硅电容器。利用这些电容值能够获得图 4所示的阻抗曲线 MHz 的目标阻抗。

  图4. 稳压器的 PDN 阻抗可以用不同外壳尺寸和值的电容器进行补偿，以创建一个在很宽的频率范围内满足我们目标的阻抗曲线。

  这比传统稳压器的等效输出电感小 100 倍。图 5描述了前面显示的传统稳压器与多相 IVR 的输出阻抗比较。

  图5. IVR 的输出电感比传统稳压器低几个数量级，从而在更宽的频率范围内实现平坦的阻抗曲线。

  阻抗图表明，IVR 的输出电感比传统的稳压器低得多，这会导致阻抗开始以更高的频率上升。对 IVR 使用多相使输出电感并联并联，并逐步降低阻抗。多相 IVR 的较低输出阻抗使设计人员能够减少放置在 PDN 中的电容器数量，以满足目标阻抗。

  启用垂直供电简化了从 IVR 到负载的 PDN，以此来降低了供电路径的阻抗。最重要的是，EP7123 集成了输出电容器，减少了将这些组件放置在外部的需要。所有这些都降低了整体阻抗、对大容量电容器的需求和由于走线电阻引起的功率损耗。

  图7. 将 IVR 直接放置在 SoC 下方，可大幅度的降低稳压器和负载之间的 PDN。

  由于带宽较高，IVR 和 SoC 之间的路径上需要的电容器要少得多，以满足 PDN 的目标阻抗。使用 1 个 2.2 μF 0402 电容器、2 个 1 μF 0201 和 3 个 EC1001 215 nF ECAP 形成图 8所示的 PDN。

  采用 EP7123 等高频 IVR，与前一个示例相同的目标阻抗得到满足，但电容降低了 100 倍，面积减小了 12 倍。由于减少了 BOM 数量，从而节省了成本，并缩小了 PCB 上电源电路的解决方案尺寸。

  传统稳压器和 IVR 之间的输出电容器和 PDN 电容器的比较表明，IVR 的输出阻抗可以用更少的电容器进行补偿。

  除了减少所需电容器的数量外，与图 9所示的传统稳压器 （40 kHz） 相比，IVR 阻抗在更宽的频率范围 （2 MHz） 内也更平坦、更一致，没有可能会引起不稳定行为的不需要的谐振。这些谐振有几率会使电源不稳定;在可能的情况下能够减少它们是理想的。总体而言，使用 EP7123 等 IVR 可以使电源的行为更加可预测，同时还能轻松实现更简单的设计。

  图9. IVR 和传统稳压器之间的 PDN 比较表明，在更宽的频率范围内，IVR 的阻抗更平坦。

  图 10所示的瞬态性能清楚地证明了具有更平坦的阻抗曲线随频率变化的好处。仿真将稳压器建模为简单的输出阻抗模型。因此，它仅用于比较传统调节器与 IVR 之间下垂的相对差异。

  图10. IVR 的负载瞬态响应要快得多，并且会导致输出电压下的下降更低。

  IVR 的较低输出电感导致对负载阶跃的响应更快，输出电压的下降更低。较低的输出电压下降使工程师能够将输出电压设置得更低，同时仍能满足其系统的最低输出电压要求。这降低了 SoC 的静态功耗，并允许为最大允许电压留出更大的余量。